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IDF: Viele Kerne werden bald marktreif

Zum fünften Jahrestag der öffentlichen Enthüllung der Core-Plattform hat Intels Cheftechnologe Justin Rattner seine Keynote auf dem Intel Developer Forum (IDF) den aktuellen Manycore- und Parallelisierungsprojekten in den Intel Labs gewidmet. Im Großmaßstab, den Supercomputer-Clustern für wissenschaftliche Berechnungen und Simulationen, ist der Large Hadron Collider im Genfer CERN-Labor ein beeindruckendes Beispiel. Daneben gibt es aber auch Projekte, um einzelne Server, Desktops oder Funkstationen zu parallelisieren und dadurch effizienter zu machen.


Justin Rattner demonstriert zum ersten Mal einen Hybrid Cube Memory: 121 GB oder fast ein Terabit pro Sekunde überträgt Vergrößern
Bild: Erich Bonnert Vom CERN war Teilchenforscher Andrzej Nowak zu Gast; er arbeitet an der Optimierung von Anwendungen des CERN-Superrechner-Grids für Intels Many Integrated Core-Archtitektur (MIC). Die rund 40 Millionen ausgewerteten Teilchenkollisionen pro Sekunde des LHC-Beschleunigers erzeugen innerhalb eines Jahres Datenmengen von 25 Petabyte. Mit einem 32-kernigen MIC-Cluster erzielte Nowak durch Verteilung des Codes eine etwa 40-fach bessere Performance. Simulationen wurden von Minuten auf wenige Sekunden verkürzt.

Im nächsten Jahr werde es die ersten Produkte mit MIC-Architektur geben: Als erstes kommt ein Manycore-Chip mit dem Codenamen Knights Corner auf den Markt, sagte Rattner. Mit parallel programmierten Javas*****-Programmen sollen auch Web-Anwendungen drastisch beschleunigen. Intel-Entwickler haben die bisher meist sequenziell eingesetzte Sprache durch Funktionen zur Daten-Parallelisierung erweitert. Die Software-Engine namens Parallel JS wird von den Intel Labs als Open Source zur Verfügung gestellt.


Vier DRAM-Chips aufeinandergestapelt werden beim Hybrid Memory Cube auf einen Controller gesetzt und per Thru Silicon Via-Kanälen verbunden. Diese zahlreichen Busse sorgen für eine Übertragungsbandbreite von insgesamt rund einem Tb/s. Vergrößern
Bild: Intel Rattner ließ eine 3D-Strömungssimulation (N-Body) namens River Trail innerhalb eines Firefox-Browsers vorführen: Als einzelner Thread kann die Anwendung drei Frames pro Sekunde darstellen, parallel auf den vier Kernen eines Core i7 waren 45 fps mit bedeutend dichterer und schnellerer Visualisierung zu sehen. In der nächsten Version sollen auch Grafikkerne per Parallel JS ansteuerbar werden. Rattner versprach Vorteile für PC-Spieleprogrammierer sowie bei Online-Simulationen oder der Web-basierten Bild- und Videobearbeitung. Auch die Interoperabilität mit HTML5 und WebCL soll in Zusammenarbeit mit Open-Source-Organisationen gewährleistet werden.

Mobilfunkanbieter China Mobil und Intel experimentieren mit Core-i7-basierten Quadcore- Rechnern als Basisstationen für LTE-Netze, um so teure Telekommunikationsknoten zu ersetzen. Die Funksignale werden lokal digitalisiert und über ein Glasfasernetz zu Rechenzentren zur Verarbeitung geschickt. Vektorengines verhalten sich dazu wie digitale Signalprozessoren. Im nächsten Jahr starten die Chinesen ihren ersten Feldversuch.


Trotz des Namens Cube ist der dreidimensionale Speicherchip (im Bild rechts, mit komplettem Mainboard) kein Würfel, sondern relativ flach. Intels Entwicklungspartner Micron will die Speicher ab 2013 in Serie herstellen. Vergrößern
Bild: Intel Rattner stellte abschließend noch einen dreidimensionalen, gestapelten DRAM- Speicherbaustein vor, ein Gemeinschaftsprojekt mit Micron. Rund siebenmal energieeffizienter als heutige DDR3-Speicher, liefert der Prototyp Datenraten von bis zu einem Terabit pro Sekunde. Bei dem "Hybrid Memory Cube" wurde DRAM-Schichten mit Pufferlagen in einem Fertigungsprozess für Logikbausteine aufeinander gestapelt. Das Routing der Pins zu DRAM-Dies kann laut Intel durch die Logikdatenwege effizienter und stromsparender geschehen. Dramatische Verbesserungen vor allen in kompakten Geräten wie Ultrabooks, Tablets und Smartphones sollen mit den Hybridwürfeln möglich werden. (Erich Bonnert) / (anw)

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