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Zen 4c Bergamo: So schrumpft AMD die Epyc-Kerne um fast die Hälfte

Bis zu 128 Kerne stellt AMD gegen ARM-Server-Prozessoren und Intels E-Cores. Kompromisse und neue Technik machen die kleineren Kerne möglich.



Doppelt so viele Kerne pro Core Complex Die (CCD) bei nicht einmal 10 Prozent mehr Chipfläche: Die Zen-4c-Kerne, die AMD für die kommenden Bergamo-Epycs entwickelt hat, sind deutlich kompakter als die reguläre Kerne – trotz des gleichen Fertigungsprozesses.

Anders als Intel bei den Efficiency-Cores (E-Cores) lässt AMD den Funktionsumfang zudem unverändert. Wie das möglich ist, hat sich Dylan Patel von Semi Engineering angesehen.

Die Bergamo-Dies enthalten jeweils zwei Core Complexes (CCX) mit je acht Prozessorkernen. Die privaten Caches der Kerne bleiben mit 32 KByte (L1 D&I) und 1 MByte (L2) gleich groß, beim L3-Cache stehen dem CCX allerdings nur 16 MByte zur Verfügung.

Auf das gesamte Die gesehen bleibt der L3-Cache also gleich, AMD lässt allerdings die Kontakte und Durchkontaktierungen (Through Silicon Vias, TSV) für aufgesetzten 3D V-Cache weg, was etwas Fläche spart.

Wichtiger ist allerdings eine neue Entwicklung von TSMC, die AMD nutzt: Die Caches verwenden nicht den klassischen Dual-Port-SRAM, sondern eine Pseudovariante.

Während bei echtem Dual-Port-SRAM gleichzeitig gelesen und geschrieben werden kann, ähnelt die Neuentwicklung Double-Data-Rate-Speicher (DDR-RAM): Hier werden die Bits zunächst bei der steigenden Taktflanke gelesen, bei der fallenden geschrieben.

Das spart pro Bit ein Viertel der Transistoren, statt acht reichen sechs. Außerdem werden pro Bit nur noch zwei statt vier Leitungen benötigt, eine Steuerlogik schaltet zwischen Ein- und Ausgang um.

Geringerer Takt erlaubt längere Leitungen

Beim Blick auf die technischen Daten der Bergamo-Epycs fällt zunächst auf, dass sie deutlich niedriger takten. Während der Unterschied beim Basistakt mit 150 bis 200 MHz noch moderat ist, liegt der Boost-Takt der Zen-4c-Kerne 600 bis 700 MHz unter dem der regulären Variante.

Das ist durchaus gewollt, da AMD die Bergamo-Epycs an Hyperscaler verkaufen will. Bei Cloudinstanzen sind Boosts in der Regel ohnehin unerwünscht, da sie auf Kosten der Effizienz gehen und Rechenleistung ungleich und unvorhersehbar verteilen.

Die niedrigeren Maximalfrequenzen wirken sich aber auch auf die Chipfläche aus: Langsamere Chips lassen sich kleiner fertigen. Das liegt daran, dass Leiter länger sein dürfen, da die Signale mehr Zeit haben, um am Ziel anzukommen.

So lassen sich Puffer einsparen und Stellen mit vielen Leitern leichter umschiffen. Zudem können laut Patel Leiter enger nebeneinander platziert werden. Dadurch lassen sich die Standardzellen, aus denen die Logik aufgebaut ist, enger packen. Viel Fläche bleibt nämlich ungenutzt, da keine weiteren Transistoren mehr kontaktiert werden können.

Weniger Ordnung gleich bessere Flächeneffizienz

Die Zen-4c-Kerne sind zudem wesentlich weniger strukturiert: Im Vergleich zu Zen 4 haben sie deutlich weniger sogenannte Partitionen. Die enthalten, grob vereinfacht, einzelne Funktionseinheiten, um Abhängigkeiten zu reduzieren. So können Entwickler etwa an einer Komponente wie der Sprungvorhersage arbeiten, ohne anschließend den kompletten Chip neu erstellen zu müssen.

Das geht natürlich auf Kosten der Flexibilität, da am Ende die einzelnen Partitionen zusammengefügt werden müssen und Teile des Chips ungenutzt bleiben. Für Zen 4c nutzt AMD die Hardwarebeschreibung von Zen 4, reduziert allerdings die Anzahl der Partitionen drastisch.

Verschiedene Funktionseinheiten werden zusammengefasst. So lassen sich viele der vorherigen Lücken füllen. Alle Änderungen zusammen machen die Zen-4c-Kerne im Vergleich zu Zen 4 rund 35 Prozent kleiner.

So bringt AMD mit einem Drittel weniger Dies bis zu 128 Kerne auf einen Prozessor, die Epyc 9004 kommen mit 12 CCDs auf maximal 96. Nach Einschätzung von Patel kann AMD die Kernanzahl bei Bergamo allerdings nicht weiter steigern: Auf der Platine des Package seien nicht mehr Leiter zur Anbindung an das I/O Die unterzubringen.

Bei Genoa mit Zen-4-Kernen sind die unter dem L3-Cache durchgeführt. Da dieser bei Bergamo aber keinen großen Block bildet, reicht der Platz laut Patel nicht, um drei CCDs nebeneinander zu platzieren.

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